在世界上每一次会议和贸易展览和每一个电子工业出版物中，都在讨论圆片级包装。主要的日本出版物，如 Den shi Zairyo 和 Nikkei Microdevices ，已经把全部的期刊用于该主题。有如此的注意，它一定是一个新兴技术。

　　什么是圆片级 (wafer-level) 包装？
　　从定义上，圆片级包装就是芯片尺寸的包装，因为它实际上就是芯片本身的尺寸。基本概念是，在制造之后，通常测试之前，马上取出晶片，再增加一些步骤(金属和电介质层)产生一个结构就可安装在产品电路板上，不需要底部充胶(underfill)。至少，计划是这样。

　　为什么采用圆片级 (wafer-level) 包装？
　　圆片级包装的想法是由于尺寸、经济性和性能三个理由。超细、芯片规模与芯片尺寸包装的成功强烈地表示在今天的半导体包装世界中尺寸的重要性。在许多便携式产品中形状因素的要求和其它产品上以更小的面积实现更多功能的需求，已经将芯片规模包装(CSP, chip-scale package)推向引人注目 - 进入高产量的生产中。圆片级的CSP就是这个争论的最终延续。乐声半导体公司(National Semiconductor)的microSMD包装，取代MSOP-8，清楚地显示只有8个引脚元件的尺寸优势(见图片)。
　　只是尺寸不足以总是能够推动一项新的技术。技术发展可单独地通过最新的发明创造来推动新包装的引入，与这个观点相反，经济上的考虑已证明是关键的。在直觉上，装配，作为晶片制造过程的延续，可节省时间、符合供应关系、和降低制造成本。在一些情况中，如很少输出端子的元件和其它低引脚数的元件，包装成本可能实际上比硅芯片的成本高。在集成无源元件的情况中，装配成本可通过在一个包装上包含几个无源元件来节省成本。
　　性能的改进已经是新包装的采用和广泛使用的一个主要动力。倒装芯片(flip chip)作为互连方法的采用就是由于在高端ASIC、微处理器和快速SRAM性能上的理由所推动的。在最近的一次有关圆片级包装的最高级会议上¹，Tom Di Stefano提出的论点是：随着高速已经移向铜而不是铝，集成电路(IC)的金属化将推动对圆片级包装的需求。“圆片级包装允许高性能电源和地在IC本身的分布，这解决了在开关1伏以下[较高总电流]电压的高性能IC上获得清洁电源和地的越来越困难的问题。”
　　Eric Bogatin解释说，随着IC外形缩小，甚至低引脚数包装都已经增加了电气性能的要求。“芯片上的铜提供30%的电阻性改善，改善的电介质材料提供30%的改进。但是，使用多金属层弯曲的圆片级包装结构提供更高的性能改进。”
　　许多未来的讨论可望以性能问题的讨论为中心。可是，正如倒装芯片互连可实现性能，数据暗示在感应系数和其它重要测量参数上的类似改进，在CSP，包括圆片级，上是可能的²。

　　现在有什么样的圆片级CSP？
　　现在，圆片级CSP的数量应有尽有。把各种包装基于包装结构分成四种类型是有帮助的(表一)。再分布(redistribution)类与倒装芯片类似。事实上，许多使用晶片嫁接的公司也把它提供的叫做圆片级包装。如果零件必须底部充胶以达到可接受的板级可靠性，那么它不应该分类为圆片级包装。第二类是贴铜(copper post)或用环氧树脂隆起(bump with epoxy resin)。第三类是密封的引线绑接(encapsulated wire bond)结构。最后一类是密封的梁式引线(encapsulated beam lead)。

表一、圆片级包装分类 包装结构 公司 再分布 Chipbond, Dallas Semiconductor, Flip Chip Technologies, Hyundai, National Semiconductor, NEC, Sandia National Labs, Seiko Epson, TU Berlin, Unitive 贴铜/环氧树脂隆起 Casio, Fujitsu, Oki Electric 密封引线绑接 Amkor Technology, Form-Factor, Tessera 密封梁式引线 ChipScale(Intarsia, M-pulse Microwave), ShellCase

　　什么投入生产？
　　今天，EEPROM、控制器、传感器、运算放大器、和无源元件正进入批量生产。这些通常是小的芯片尺寸和低引脚数(<30)。Dallas Semiconductor的小的两端子的元件据报道已经发运了七千五百万个零件。诸如DRAM、闪存、和SRAM也可望包装在圆片级CSP内。无线射频(RF)元件的圆片级CSP也在讨论中。至少有一个公司，Tessera，把更高引脚数包装，如微处理器，及其平铺方法作为目标。

　　广泛采用的障碍
　　和其它任何的新技术一样，在早期阶段广泛采用圆片级包装存在着障碍。这些障碍包括包装的经济性/成本、可靠性和处理IC缩小的能力。除了类似于裸芯片的装配与处理问题之外，测试圆片级包装的能力也是一个关注。包括把密间距的零件安装到适当高密度的板上。也必须考虑到潜在的合格率冲击和对制造、测试与装配工艺变化的感情问题。如果圆片级包装要达到其全部的优势，它应该发生在晶片制造过程的最后一步。

　　未来是什么？
　　圆片级包装今天已经发生。EEPROM和运算放大器元件已经在发运³。该技术的优势是巨大的，尽管有障碍。新材料的开发和工艺的改进可望使该包装更稳定和降低对合适率的冲击。近期对许多低引脚数元件的量可望攀升。对更高引脚数的广泛应用充满希望。未来几年应该是激动人心的！

References
1. Chip Scale International, San Jose, September 13, 1999.
2. Denshi Zairyo, September 1999, p. 24.
3. Nikkei Microdevices, November 1998, p. 143.

Sue Mucha, is vice president of sales and marketing with Elamex, El Paso, TX; e-mail: smucha@elamex.com.